1. 引言
1.1 5G革命与PCB挑战
5G无线技术的全球部署代表着自4G LTE问世以来电信基础设施领域最重大的变革。它运行在两个不同的频段：6GHz以下频段用于广泛覆盖，毫米波（mmWave）频段（24至77GHz）用于超高速传输。
5G网络对高速数据传输提出了前所未有的印刷电路板（PCB）设计精度要求。与传统PCB应用不同，5G系统必须处理信号频率，即使是微小的设计缺陷也可能导致性能的灾难性下降。
据行业分析，预计到2027年，全球5G基础设施市场规模将超过47.7亿美元，这将极大地推动对高性能PCB解决方案的需求。这种增长为PCB设计人员带来了机遇和挑战，他们必须掌握材料特性、层结构和射频信号行为之间错综复杂的关系。从4G到5G的过渡并非简单的升级，它需要对PCB叠层架构进行根本性的重新思考。
图 1 – 频率频谱图，突出显示了 6 GHz 以下频段和毫米波频段。
1.2 堆叠结构设计在 5G 性能中的关键作用
PCB叠层结构——铜层、介电材料和核心基板的精心排列——是5G信号完整性的基础。在毫米波频率下，电磁能量的行为遵循着与习惯于低频应用的设计人员几乎相反的原理。信号波长缩小到毫米级，使得
在 1 GHz 时微不足道的过孔短截线和走线不连续性等特征，在 28 GHz 时却成为信号反射和损耗的主要来源。
一个设计合理的 5G PCB 叠层结构必须同时满足多个相互冲突的要求：可控阻抗以防止信号反射，低插入损耗以保持信号强度，有效的电磁干扰 (EMI) 屏蔽以防止电路间串扰，以及强大的散热管理以散发高功耗射频放大器产生的热量。叠层结构的配置直接影响所有这些参数，因此它是整个 5G PCB 设计过程中最关键的决策。
2. 了解 5G PCB 要求
2.1 5G 频谱和信号特性
6GHz 以下频段：实现广泛覆盖的基础
6GHz 以下频段（涵盖 600MHz 至 6GHz 的频率）构成了 5G 的覆盖骨干网。这些较低频率提供了广域网络部署所需的传播特性，与毫米波相比，具有更强的建筑物穿透能力和更远的覆盖范围。从 PCB 设计的角度来看，6GHz 以下频段的信号带来的挑战适中，比 4G LTE 更具挑战性，但比毫米波应用的要求要低。
毫米波频段（24-77 GHz）：极高的精度要求 毫米波5G主要工作在24 GHz、28 GHz、39 GHz和77 GHz频段，对PCB技术提出了极高的要求。在28 GHz频段，典型的Rogers RO4350B层压板（介电常数Dk = 3.48）的波长仅为5.7 mm。这意味着四分之一波长短截线（即关键谐振长度）的长度仅为1.4 mm。传统的镀通孔通常会留下2-3 mm的短截线，这些短截线会成为显著的寄生谐振器，从而彻底破坏信号完整性。
图 2 – 详细的波长比较，显示物理尺寸
2.2 5G叠层结构的关键电气参数
5G PCB的性能受多种电气参数的影响，在叠层设计过程中，每个参数都需要仔细考虑。介电常数（Dk或εr）决定了信号传播速度和可控阻抗值。对于5G应用而言，Dk在频率和温度范围内的稳定性至关重要。如果材料的Dk随温度变化超过5%，则会导致阻抗变化，从而产生反射并降低精密射频电路中的信号完整性。
损耗因子 (Df)，也称为损耗角正切 (tan δ)，用于量化介电损耗。标准 FR-4 在 10 GHz 频率下的 Df 值为 0.015-0.020，而像 Rogers RO3003 这样的高性能材料在相同频率下可达到 0.0010，性能提升了 15-20 倍。
对于 5G 应用而言，阻抗控制容差要求显著提高。虽然 ±10% 的阻抗容差可能足以满足许多应用的需求，但 5G 射频电路通常需要 ±5% 或更严格的控制。
| 材料 | 电介质 常数（Dk） | 耗散因数 （Df） | 最佳应用 |
| FR-4标准 | 4.2-4.5 @ 1GHz | 0.015-0.020 | 数字式，6 GHz 以下非关键性 |
| 罗杰斯 RO4350B | 3.48 @ 10GHz | 0.0037 | 6GHz 以下射频，经济高效的毫米波 |
| 罗杰斯RO3003 | 3.00 @ 10GHz | 0.0010 | 高性能毫米波基站 |
| RT/杜鲁伊5880 | 2.20 @ 10GHz | 0.0009 | 超低损耗 >20 GHz，相控阵 |
表 1：5G PCB 应用高频层压材料对比
2.3 物理和热力要求
为了满足现代射频收发器、基带处理器、电源管理电路及相关数字接口的密集布线需求，5G PCB 通常需要 10-16 层铜箔。高密度互连 (HDI) 技术，例如直径小至 0.1 毫米的微孔、盲孔和埋孔，以及任意层布线，对于实现 5G 系统集成所需的元件密度，同时保持可控阻抗信号路径至关重要。
在5G设计中，散热管理面临着巨大的挑战。基站应用中的功率放大器会消耗50-100瓦的功率，产生局部热点，工作时温度可达85-100°C。PCB基板必须具有足够的导热系数（≥1.5 W/m·K），才能将热量扩散到整个电路板区域，并将其传递到散热器或散热管理系统。耐高温性能（以相对热指数(RTI)≥150°C衡量）可确保材料在持续工作条件下的稳定性。
5G PCB的制造公差要求显著提高。毫米波应用中铜层间的对准精度必须达到±75 μm（±3 mils）或更高，而传统设计的对准精度为±150 μm。
3. 5G叠层结构的材料选择
3.1 高频层压材料
Rogers Materials：射频性能的行业标准
Rogers公司的高频层压板已成为5G PCB应用的实际标准，其精心设计的介电性能可在宽广的频率和温度范围内保持稳定。RO4000系列，尤其是RO4350B，在射频性能和可制造性之间实现了卓越的平衡。RO4350B在10 GHz频率下的介电常数为3.48 ±0.05，损耗因子为0.0037，可在标准FR-4加工工艺下实现可预测的阻抗控制，无需特殊的过孔处理或修改钻孔参数。
对于损耗要求极低的应用，RO3000 系列可提供卓越的性能。RO3003 采用陶瓷填充的 PTFE 结构，其 Df 值低至 0.0010，Dk 值低至 3.00，且在 10 MHz 至 40 GHz 的频率范围内保持高度一致性。这种材料在基站功率放大器设计以及其他插入损耗哪怕只有十分之一 dB 都会影响系统性能的应用中表现出色。但其缺点是材料成本较高（通常是 RO4350B 的 3-5 倍）且对制造工艺的要求更高。
图 3 – Rogers RO4350B 层压板结构的横截面视图，图中显示了铜箔、树脂体系和玻璃纤维增强材料。
3.2 FR-4 在 5G 应用中的局限性：了解其局限性
标准FR-4材料仍然适用于5G设计中的特定部分，特别是数字信号处理部分、配电网络以及射频性能要求较低的6GHz以下应用。像盛益、松下和ITEQ这样的制造商生产的现代高质量FR-4材料，在使用合适的树脂体系和玻璃纤维增强材料时，可以在5GHz频率下实现0.012-0.015的Df值。
对于许多低于 6 GHz 的信号路径而言，这是可以接受的。
然而，FR-4 的局限性在高频下会更加明显。该材料的介电常数 (Dk) 在工作温度范围（-40°C 至 +85°C）内通常会变化 ±10%，而高频层压板的 Dk 变化仅为 ±2%。这种变化会导致阻抗波动，进而造成高速数字接口中的反射诱发比特错误，并降低射频系统的性能。此外，FR-4 的玻璃纤维增强层会在有效介电常数 (Dk) 上产生局部变化，即所谓的“纤维编织效应”，这对于与玻璃纤维图案呈倾斜角度的走线而言尤为不利。
3.3 混合堆叠策略：优化性能和成本
将高频层压板与FR-4材料相结合的混合叠层结构，为复杂的5G设计提供了一种兼顾性能和成本的绝佳方案。其核心策略是将昂贵的低损耗材料仅用于射频信号传输区域，而使用经济实惠的FR-4材料作为承载数字信号、进行功率分配和提供机械支撑的内层。一个典型的混合叠层结构可能使用Rogers RO4350B材料作为最外两层（在12层结构中为L1和L12），用于承载射频微带传输线，而内层则使用FR-4材料。
图 4 – 12 层混合叠层结构的横截面图，图中显示了用于射频信号的 Rogers RO4350B 外层
4. 5G的层配置策略
4.1 基本堆叠原理
在深入探讨具体的层结构之前，所有专业的 5G PCB 叠层设计都遵循几个基本原则。对称性是制造过程中最关键的考虑因素：叠层必须围绕电路板中心线保持平衡，以防止在层压和热循环过程中发生翘曲。这意味着中心平面两侧的铜箔重量、芯材厚度和预浸料数量必须匹配。如果电路板一侧铜箔过多，回流焊后就会像薯片一样弯曲，这对于精密射频组件来说是不可接受的。
参考平面相邻性同样重要：每个信号层都应紧邻一个完整的接地层或电源层。这既能提供高频信号所需的低电感回流路径，又能同时屏蔽信号层免受干扰。
层配对是指根据功能和电气要求对信号层进行分组。高速差分对应布线在同一层上，长度匹配可通过蛇形布线实现，而不是将差分对拆分到不同层。射频信号层通常位于外层，可以采用微带传输线的方式实现，便于调谐和调试。
4.2 八层堆叠结构：5G 设计的切入点
对于物联网设备、小型基站无线电或简单的6GHz以下射频模块等基本5G应用而言，8层堆叠结构是实际可行的最小层数。虽然与更高层数相比存在局限性，但精心设计的8层结构，只要布线和元件布局合理，就能有效地支持中等复杂程度的设计。
推荐的8层配置：
∙ 第 1 层：射频信号和关键高速（微带线，50Ω）
∙ 第 2 层：接地平面（主要射频回流路径）
∙ 第 3 层：高速数字信号（带状线，50Ω 或 100Ω 差分） ∙ 第 4 层：电源层（+3.3V，+1.8V 分路）
∙ 第 5 层：电源层（镜像：+3.3V，+1.8V 分路）
∙ 第 6 层：高速数字信号（带状线，与 L3 正交）
∙ 第 7 层：接地平面（辅助回流路径）
∙ 第 8 层：射频信号和关键高速（微带线，50Ω）
这种配置提供了对称性（L1-L2-L3-L4 与 L8-L7-L6-L5 镜像对称），确保每个信号层都有一个相邻的参考平面，并将电源层置于中心位置，使其电容能够最佳地起到去耦作用。典型的介质厚度可能为：L1-L2 = 6 mils（射频应用采用 RO4350B），L2-L3 = 8 mils（芯层），L3-L4 = 14 mils（预浸料），L4-L5 = 20 mils（芯层），与 L8 对称镜像。
4.3 12层堆叠：高级5G应用
对于复杂的 5G 系统基站模块、大规模 MIMO 天线阵列或高端智能手机，12 层堆叠结构可提供实现最佳效果所需的路由密度和信号完整性性能。额外的层数可实现
射频、数字和电源部分完全隔离，同时提供多个接地平面以实现卓越的屏蔽效果。
针对毫米波优化的 12 层结构：
∙ 第 1 层：射频信号层 A（毫米波天线馈电，50Ω 微带线） ∙ 第 2 层：接地层 A（主射频回流，1 盎司铜）
∙ 第 3 层：射频信号层 B（辅助射频路径，50Ω 带状线）
∙ 第 4 层：接地层 B（射频隔离和回流，1 盎司铜）
∙ 第 5 层：电源层 A（射频电源：+5V PA 电源，2 盎司铜）
∙ 第 6 层：高速数字（SerDes、DDR、PCIe 带状线）
∙ 第 7 层：高速数字（与 L6 正交布线）
∙ 第 8 层：电源层 B（数字电源：+3.3V、+1.8V、+1.2V 分路，2 盎司铜） ∙ 第 9 层：接地层 C（数字回流和屏蔽，1 盎司铜）
∙ 第 10 层：低速信号和路由（控制、I2C、SPI）
∙ 第 11 层：接地层 D（最终屏蔽层，1 盎司铜）
∙ 第 12 层：射频信号层 C（辅助射频、元件布局、50Ω 微带线）这种 SGSGPSSPGSGS 配置提供了卓越的性能：四个独立的接地层形成多重屏蔽屏障，射频层与数字开关噪声完全隔离，L3 上的带状线射频布线为敏感路径提供了出色的屏蔽。叠层结构围绕 L6-L7 中心平面保持对称。
图 5 – 12 层 5G PCB 叠层的详细横截面图，显示了层厚、铜箔重量和信号/平面。
5. 5G PCB的接地技术
5.1 高频设计中的接地基础知识
在高频下，地并非简单的零电压参考点，而是一个复杂的电磁结构，其特性决定着信号完整性。基本原理是：高频回流电流直接流经其对应的信号走线下方，沿着阻抗最小的路径流动。该路径并非取决于直流电阻，而是取决于电感。回流电流自然会集中在与信号导体磁场耦合最强的区域。
毫米波频率下的趋肤效应意味着回流电流仅在接地层表面最上层的几百纳米范围内流动。这使得表面光洁度和氧化电位变得异常重要——暗铜的射频电阻比光亮铜更高。因此，尽管镍层会引入少量额外的电感，但许多设计人员仍然会在关键射频区域的接地层上采用化学镀镍浸金（ENIG）表面处理。
5.2 固体接地平面实现
连续、完整的接地层是任何高频PCB叠层结构中最重要的组成部分。可以将接地层想象成一个光滑的湖面，供回流电流自由流动；任何阻碍物（空隙、槽口、切口）都会产生湍流，从而辐射能量并反射信号。对于5G应用而言，接地层的完整性至关重要：每个接地层都应从电路板的边缘延伸到边缘，且中断点应尽可能少。
当接地层分割不可避免时（例如为了分隔模拟和数字电路，或为了在安装孔周围提供散热），可以使用拼接电容来桥接间隙。沿分割线以 1-2 英寸的间隔放置 0.1 μF 或更小的电容，这样可以在射频频率下提供交流短路，同时保持直流隔离。切勿将高速或射频信号穿过接地层分割线；如果走线必须穿过分割线，则应垂直走线以最大限度地减少环路面积，并在交叉点附近添加一个接地过孔。
5.3 通过缝合和地面围栏技术
通过巧妙布置接地过孔，连接各层之间的接地层，是5G PCB设计中最关键却又常常被忽视的环节之一。在毫米波频率下，即使是很短的接地连接，其电感也会变得显著。一个直径为10 mil的过孔穿过一块62 mil厚的电路板，其电感约为0.7 nH，看似可以忽略不计，但在28 GHz频率下，这相当于约123欧姆的阻抗，足以严重降低高频接地连接的性能。
解决方案在于采用并联过孔阵列。并联四个过孔可将有效电感降低约 4 倍（已考虑互感效应），从而使连接阻抗达到更可接受的水平。对于关键射频元件，应在每个接地引脚附近紧邻放置 3-4 个接地过孔，并连接到最近的引脚。
实心接地层。过孔应尽可能靠近元件，因为电感随过孔长度增加而增大，所以短路径至关重要。
图 6 – PCB 布局俯视图，显示了周围的过孔缝合图案
6. 5G堆叠中的阻抗控制
6.1 受控阻抗基本原理
阻抗控制是高速和射频信号完整性的基础。当信号的源、传输路径和终端都具有相同的特性阻抗时，能量可以从源完全传输到负载，而不会发生反射。阻抗不匹配会导致部分信号反射回源，产生驻波、振铃和码间干扰，从而破坏数字信号并降低射频系统性能。
对于 5G 应用，50 欧姆单端阻抗已成为射频和微波电路的通用标准。该数值源于同轴电缆功率处理能力和损耗之间的优化，整个射频生态系统（包括连接器、测试设备和组件）均采用 50 欧姆系统。
高速数字接口通常使用 50 欧姆单端阻抗（用于时钟等单端信号）或 100 欧姆差分阻抗（用于 MIPI、PCIe 和 USB 等差分对）。
6.2 射频信号的微带配置
微带线是指在电路板外层铺设信号线，并在相邻的内层铺设接地层，这是射频电路中最常见的传输线配置。
微带线的特性阻抗取决于走线宽度 (W)、距接地平面的高度 (H)、铜层厚度 (T) 以及衬底材料的介电常数 (εr)。在一级近似下，更宽的走线和更厚的介质层会增加阻抗，而更高的介电常数会降低阻抗。
微带线计算示例：在厚度为 5 mil 的 Rogers RO4350B（εr = 3.48）上，使用 1 oz 铜箔实现 50Ω 阻抗，大约需要 11 mil 的走线宽度。而在厚度为 4 mil 的介质上实现相同的阻抗，则只需要 8.5 mil 的走线宽度，这表明微带线对介质厚度非常敏感。
图 7 – 微带传输线几何形状的横截面图
6.4 高速接口的差分对阻抗
差分信号传输数据的方式是利用两个互补信号之间的电压差，由于其优异的抗噪声能力和更低的电磁干扰，因此在现代高速数字接口中占据主导地位。差分阻抗 (Zdiff) 取决于每条走线的单端阻抗 (Z0) 以及走线之间的耦合。对于耦合较弱的走线，Zdiff ≈ 2 × Z0。随着走线间距的减小，耦合增强，导致差分阻抗低于 2:1 的比值。
对于 100 欧姆差分阻抗（大多数高速数字接口的标准），典型设计采用 50 欧姆单端走线，并通过耦合将差分阻抗降低至 100 欧姆。在采用边缘耦合走线的微带线中，实现 100 欧姆差分阻抗通常需要走线间距为走线宽度的 1.5 到 2 倍。更小的间距会增加耦合并进一步降低差分阻抗；更大的间距会降低耦合并提高差分阻抗。
| 层 | 功能 | 类型 | 铜重量 | 厚度 | 材料 |
| L1 | 射频信号 | 50Ω 微带线 | 0.5盎司 | – | 罗4350B |
| L2 | 陆运 | 机 | 1盎司 | 5千 | 核心优势 |
| L3 | 射频信号 | 50Ω带状线 | 0.5盎司 | 6千 | 预浸料 |
| L4 | 陆运 | 机 | 1盎司 | 8千 | 核心优势 |
| ... | 对称 | 镜子 | ... | ... | ... |
表 2：12 层 5G 堆叠结构示例（部分），显示顶层
7. 信号完整性考虑因素
5G PCB中的信号完整性涵盖多种相互关联的现象，若管理不当，会降低系统性能。理解信号劣化的机制以及缓解这些劣化的叠层设计技术，是区分功能性设计与最优设计的关键。
7.1 高频损耗机制
由于多种物理效应，信号损耗随频率的增加而显著增大。介电损耗源于基底材料中的分子极化。当射频频率下的电场振荡时，材料中的偶极子会试图与电场方向一致，并将能量以热的形式耗散。这种损耗与损耗因子直接相关：损耗因子 Df 翻倍，损耗也大致翻倍。在 28 GHz 频率下，标准 FR-4 材料（Df ≈ 0.020）的介电损耗可超过每英寸 1.5 dB，而 Rogers RO3003 材料（Df ≈ 0.001）在相同条件下可实现低于每英寸 0.3 dB 的损耗。由于趋肤效应，导体损耗随频率的平方根增加，高频电流会集中在导体表面附近，从而增加有效电阻。
7.2 毫米波应用过孔设计
通孔短截线（即通孔中未使用的部分，延伸到信号输出层之外）会形成谐振结构，反射特定频率的信号。短截线相当于一条短路传输线，其四分之一波长谐振会导致最大反射。在 28 GHz 频率和 50 mil 板厚的情况下，即使是 15 mil 的短截线也会产生棘手的谐振问题。解决方案包括反向钻孔以去除短截线，或使用精确终止于信号层的盲孔/埋孔。
图 9 – 背面钻孔 PCB 过孔
结语
成功的 5G PCB 叠层设计需要材料科学、电磁理论、制造工艺和热管理等多个学科的专业知识。本文从材料选择、接地策略到阻抗控制等方面提出的指导原则，为创建高性能 PCB 提供了一个全面的框架。
高性能 5G 设计。
主要成果包括：
1. 材料选择决定性能和成本，在需要的地方使用高频层压板，在其他地方使用 FR-4。
2. 具有正确参考平面的对称叠层结构是不可或缺的。3. 接地平面的完整性和过孔拼接决定毫米波信号的完整性。
4. 阻抗控制需要精确的介质厚度控制和场求解器验证。
5. 与 PCB 制造商尽早合作可以避免代价高昂的返工。
随着 5G 技术不断向更高频率和更复杂的方向发展，本文概述的步骤和方法仍然至关重要。无论您是设计首款 5G 产品还是优化现有平台，投入时间进行堆栈优化都将显著提升系统性能、制造良率和产品上市速度。
