Das Gefährlichste an einer 6-lagigen Leiterplatte ist nicht die Designkomplexität, sondern die Annahme, dass der Standard-Lagenaufbau einer Leiterplattenfertigung sicher sei. Diese Annahme kostete ein reales Projekt 13,000 US-Dollar, 18 Tage Verzögerung und eine verspätete Kundendemonstration – alles nur, weil zwei innere Signallagen ohne dazwischenliegende Ebene direkt nebeneinander lagen.
Alle Anleitungen zu 6-lagigen PCB-Design Man wird Ihnen raten, weitere Lagen hinzuzufügen, wenn Ihre 4-Lagen-Leiterplatte zu eng wird. Dieser Rat hat schon unzählige Fehlschläge verursacht. Die Lagenanzahl ist eine Entscheidung der elektrischen Architektur mit Auswirkungen auf Signalintegrität, Ausbeute und Gesamtkosten, die sich auf eine Weise summieren, die den meisten Entwicklern, die zum ersten Mal eine 6-Lagen-Leiterplatte erstellen, erst bewusst wird, wenn sie vor einem fehlgeschlagenen Inbetriebnahmeversuch stehen.
Was ist eine 6-Lagen-Leiterplatte?
Definition und Grundstruktur
Eine 6-lagige Leiterplatte besteht aus sechs leitfähigen Kupferschichten, die mit einem isolierenden dielektrischen Material laminiert sind. Die Kupferschichten leiten Signale, verteilen Strom und dienen als elektromagnetische Bezugsebenen. Die dielektrischen Schichten – typischerweise Prepreg- und Massivkernmaterial – trennen und isolieren die Kupferschichten voneinander. Alle sechs Lagen sind elektrisch durch gebohrte und durchkontaktierte Löcher, sogenannte Vias, miteinander verbunden.
Im Gegensatz zu einer 2-lagigen Leiterplatte, bei der die gesamte Leiterbahnführung und die gesamte Stromverteilung auf den beiden äußeren Oberflächen stattfinden müssen, ermöglicht eine 6-lagige Leiterplatte die Leiterbahnführung von Signalen auf inneren Lagen, die durch Referenzebenen abgeschirmt sind, die Verlegung von Stromversorgung und Masse auf dedizierte innere Lagen sowie die Reservierung äußerer Lagen für Bauteilverbindungen und zugängliche Signale.
Wie sich eine 6-lagige Leiterplatte von 2-lagigen und 4-lagigen Leiterplatten unterscheidet
| Funktion | 2-Layer | 4-Layer | 6-Layer |
| Routing-Layer | 2 | 2-3 | 3-4 |
| Eigene Bodenebene | Nein | 1 typisch | 1–2 typisch |
| Eigene Stromversorgungsebene | Nein | 1 typisch | 1 typisch |
| EMV-Abschirmung interner Signale | Keine Präsentation | Teilweise | Vollständiger |
| einfache Impedanzregelung | Schwierig | Moderat | Gut |
| Mischsignalisolierung | Minimal | Nur geteilte Ebenen | Getrennte Flugzeugpaare möglich |
| Kostenmultiplikator vs. 2-schichtig | 1x | ~1.4–1.7x | Kurs ca. 1.8–2.2x; tatsächlicher Kurs 2.8–3.5x |
Wichtige Komponenten einer 6-lagigen Leiterplatte
Der Aufbau besteht aus drei Kernsubstraten, die zwischen zwei Prepreg-Lagen eingebettet und unter Hitze und Druck verpresst werden. Die äußeren Lagen werden mit Kupferfolie laminiert. Kupferleiterbahnen werden mittels Fotolithografie in jede Lage geätzt. Eine Lötstoppmaske wird auf beide Außenseiten aufgetragen, um die Leiterbahnen zu schützen und Lötpads zu definieren. Die freiliegenden Kupferflächen werden mit einer Oberflächenveredelung versehen, um Oxidation zu verhindern und das Löten zu ermöglichen.
6-lagiger Leiterplattenaufbau erklärt
Was ist ein PCB-Stackup?
Der Lagenaufbau (Stackup) ist die geordnete Anordnung von Kupfer- und dielektrischen Schichten, die die elektrischen und mechanischen Eigenschaften der Leiterplatte bestimmt. Er beeinflusst Impedanz, Kapazität zwischen den Lagen, Signalisolation, EMI-Abschirmwirkung und mechanische Planheit. Ein fehlerhafter Lagenaufbau ist die häufigste Ursache für Inbetriebnahmefehler bei 6-Lagen-Leiterplatten – da er nur durch eine vollständige Neufertigung behoben werden kann.
Standardmäßige 6-lagige Leiterplattenaufbaukonfiguration
Der korrekte Referenzaufbau für eine universelle 6-lagige Leiterplatte mit Hochgeschwindigkeitssignalen ist ein symmetrischer 3-Kern-Aufbau:
| Schicht | Funktion | Referenz / Notizen |
| L1 — Top Signal | Bauteilseitige Verdrahtung, BGA-Escape-Box mit feinem Rastermaß | Bezugnehmend auf L2 GND – Mikrostreifen |
| L2 — Grundebene | Solide Masse – primäre EMV-Abschirmung | Siehe oben L1 und unten L3. |
| L3 — Inneres Signal | Hochgeschwindigkeits-Differenzialpaare, kontrollierte Impedanz | Siehe oben L2, unten L4 – Streifenleitung |
| L4 — Antriebsebene | Primäre Stromverteilung VCC, VDDIO usw. | Siehe oben L3 und unten L5. |
| L5 — Inneres Signal | Sekundäre Verkabelung, langsame oder isolierte Signale | Siehe oben L4, unten L6 – Streifenleitung |
| L6 — Masse / Unteres Signal | Untere Verdrahtung oder solide GND-Rückführung | Bezugnehmend auf L5 oben – Mikrostreifen |
Arten von 6-lagigen Leiterplattenaufbauten
Nicht alle 6-lagigen Leiterplatten verwenden die gleiche Lagenbelegung. Die Konfiguration sollte sich nach den wichtigsten Designvorgaben richten.
• Standard SIG/GND/SIG/PWR/SIG/GND: Optimale Allzwecklösung. Alle Signalebenen verfügen über benachbarte Ebenenreferenzen. Geeignet für die meisten gemischten digitalen Schaltungen.
• Hochgeschwindigkeits-Streifenlinie: Alle kritischen Differenzialpaare werden auf L3 und L5 geführt, L1 und L6 bleiben für Verbindungen mit niedrigeren Geschwindigkeiten reserviert. Dies maximiert die EMV-Abschirmung für Schnittstellen mit mehr als 5 Gbit/s.
• Gemischtes Signal: Weisen Sie L3 analogen Signalen zu, mit einer dedizierten analogen Masse (GND) auf L2 und einer analogen Leistungsaufteilung auf L4. Der digitale Bereich belegt L5 und L6. Dies verhindert die Einkopplung von digitalem Schaltrauschen in die analoge Eingangsstufe.
• Fokus auf Integrität der Stromversorgung: Zwei separate Leistungsebenen mit einem dazwischenliegenden dicken Kern. Maximiert die Zwischenebenenkapazität für Hochstrom-Schaltregler.
Der Stapel, der deinen Start ruinieren wird
Das häufigste Fehlermuster bei erstmaligen 6-Lagen-Designs: SIG / GND / SIG / SIG / PWR / GND. Dadurch liegen L3 und L4 als zwei direkt benachbarte Signallagen mit nur dünnem Prepreg dazwischen und ohne Bezugsebene. Rückströme an den Via-Übergängen können nicht abgeleitet werden. Übersprechen zwischen L3 und L4 ist unkontrolliert. Ein reales PCIe-Gen2-Projekt aus dem Jahr 2022 mit genau diesem Lagenaufbau ergab eine differentielle Impedanzabweichung von 92–108 Ohm anstelle der angestrebten 85 Ohm – was zu Lane-Ausfällen auf 50 bestückten Platinen führte.
Beste vs. schlechteste 6-Lagen-Aufbaukonfigurationen
Eine 6-lagige Leiterplatte mit fehlerhaftem Lagenaufbau – insbesondere mit zwei benachbarten Signallagen in der Mitte – strahlt mehr elektromagnetische Störungen ab als eine gut gefertigte 4-lagige Leiterplatte mit einer durchgehenden Massefläche auf L2. Die Planebene bildet den primären Schirmmechanismus gegen elektromagnetische Störungen. Jede Signallage muss mindestens einseitig an eine Planebene angrenzen; eine Einbettung zwischen zwei Planebenen ist optimal. Die ungünstigste Konfiguration ist jede Anordnung, bei der eine Signallage keine Bezugsebene in der Nähe hat.
Dielektrische Materialien, die in 6-lagigen Leiterplattenaufbauten verwendet werden
| Material | Dk | Verlustfaktor | Am besten geeignet für |
| FR-4 | 4.2-4.5 | 0.018-0.025 | Allgemein digital, <5 Gbit/s |
| Rogers RO4350B | 3.48 | 0.0037 | HF, >10 GHz, gesteuerter Dk |
| Isola FR408HR | 3.65 | 0.009 | Hochgeschwindigkeits-Digitalübertragung, 5–25 Gbit/s |
| Panasonic Megatron 6 | 3.4 | 0.004 | Backplane, >25 Gbit/s SerDes |
Dicke und Abmessungen einer 6-lagigen Leiterplatte
Standard-6-Lagen-Leiterplattendickenoptionen
Standardmäßige Enddickenoptionen für 6-lagige Leiterplatten sind 1.0 mm, 1.2 mm, 1.6 mm und 2.0 mm. Jede Dicke erfordert eine spezifische Kombination aus Kern- und Prepreg-Dicken, um die gewünschte Endabmessung zu erreichen. Dies beeinflusst direkt den dielektrischen Abstand zwischen den Lagen und somit die erreichbaren Impedanzwerte.
Warum 1.6 mm die gängigste Dicke ist
Die 1.6-mm-Konstruktion ist bei 6-Lagen-Designs weit verbreitet, da sie Standard-Kern- und Prepreg-Kombinationen ermöglicht, die einen symmetrischen Lagenaufbau ohne Sonderanfertigungen von Materialien gewährleisten. Sie ist Standard bei nahezu allen Halbleiterherstellern, was kürzeste Lieferzeiten und wettbewerbsfähige Preise bedeutet. Für die meisten digitalen und Mixed-Signal-Designs ohne strenge Gehäusevorgaben ist 1.6 mm der richtige Ausgangspunkt.
So wählen Sie die richtige PCB-Dicke
Dünnere Leiterplatten erfordern dünnere dielektrische Schichten, wodurch der Abstand zwischen benachbarten Ebenen und Signalebenen verringert wird. Dies erhöht die Zwischenebenenkapazität, erschwert aber die Impedanzkontrolle ohne einen angepassten Leiterbahnaufbau. Ein praktisches Beispiel: Die Vorgabe einer kontrollierten Impedanz auf einer 1.2 mm dicken Leiterplatte erforderte eine Änderung auf 1.6 mm, da die erforderlichen dielektrischen Dicken für 85-Ohm-Differenzpaare nicht in die dünnere Leiterplatte passten – der zulässige Platz im Gehäuse wurde dadurch nicht eingehalten. Prüfen Sie daher immer die Gehäusevorgaben, bevor Sie den Leiterbahnaufbau festlegen.
Spezifikationen für Kupfergewicht und Leiterbahnbreite
Die meisten 6-Lagen-Leiterplatten verwenden standardmäßig 1 oz Kupfer auf den äußeren und 0.5 oz Kupfer auf den inneren Lagen. Für Anwendungen mit hohen Strömen ist dickeres Kupfer verfügbar, erfordert jedoch größere Leiterbahnabstände und Anpassungen der minimalen Durchkontaktierungsringe. Die minimale Leiterbahnbreite beträgt bei Standard-6-Lagen-Prozessen typischerweise 3–4 mil außen und 3.5–4 mil innen; der minimale Abstand entspricht diesen Werten. Für die BGA-Escape-Routing-Technik werden üblicherweise 3/3 mil Leiterbahnabstand bei 0.8 mm Rastermaß benötigt.
6-Lagen-Leiterplatte vs. 4-Lagen-Leiterplatte: Wann lohnt sich ein Upgrade?
Der gefährlichste Irrglaube
Der häufigste Grund für den Wechsel auf 6 Lagen: Platzmangel auf der 4-Lagen-Leiterplatte. Die Lagenanzahl ist kein Indikator für Skalierbarkeit. Eine dicht bestückte 4-Lagen-Leiterplatte mit guter Strukturintegrität ist besser als eine 6-Lagen-Leiterplatte mit fehlerhaftem Lagenaufbau. Das Hinzufügen von Lagen, um ein Routing-Problem zu beheben, verlagert das Problem oft nur tiefer in die Leiterplatte, wo es schwieriger zu debuggen ist.
Die wahren Auslöser für den Wechsel zu 6 Ebenen
Die Entscheidung für 6 Lagen sollte auf spezifischen, identifizierbaren elektrischen Einschränkungen beruhen, die mit 4 Lagen nicht gelöst werden können:
• Sie haben die Referenzebenen-Nachbarschaft für kritische Signale ausgeschöpft – jedes Hochgeschwindigkeitssignal benötigt eine Rückleitungsebene auf der unmittelbar angrenzenden Schicht, und Ihr 4-lagiger Stapel kann dies nicht gewährleisten.
• Sie benötigen gleichzeitig mehrere unabhängige Rückwege: digitale, analoge und HF-Domänen, die sich destruktiv koppeln würden, wenn sie ein einziges Ebenenpaar gemeinsam nutzen würden.
• Sie routen mehr als 8 bis 10 Hochgeschwindigkeits-Differenzialpaare mit einer Flankensteilheit von über 500 MHz von einem BGA, bei dem der Escape beide äußeren Lagen verbraucht, sodass keine Referenz für innere Signale übrig bleibt.
• Sie benötigen eine dedizierte Stromversorgungsebene mit einer Induktivität, die durch geteilte Ebenen auf einer 4-lagigen Platine nicht erreicht werden kann.
Wann eine 4-lagige Leiterplatte noch ausreicht
Eine dicht bestückte Leiterplatte mit Signalen unter 50 MHz kann bei diszipliniertem Fanout, orthogonalem Routing und optimierten Durchkontaktierungen dauerhaft auf vier Lagen beschränkt bleiben. Viele IoT- und industrielle Steuerungsplatinen mit niedriger Taktfrequenz sind mit sechs Lagen überdimensioniert, obwohl eine Überprüfung des Routings und eine Optimierung der Bauteilplatzierung die Beschränkung auf vier Lagen problemlos auflösen würden.
Kostenvergleich: 4-lagige vs. 6-lagige Leiterplatte
Der Angebotspreis für eine 6-lagige Leiterplatte liegt üblicherweise beim 1.8- bis 2.2-Fachen des Preises einer vergleichbaren 4-lagigen Leiterplatte gleicher Größe und Kupferstärke. Dieser Wert wird in Angebotsanfragen (RFQs) angegeben. Der tatsächliche Kostenmultiplikator – nach Berücksichtigung von Prototypen-Nachbearbeitungen, Ausschuss aufgrund geringerer Ausbeute und Entwicklungskosten für die Querschnittsprüfung – beträgt das 2.8- bis 3.5-Fache des 4-lagigen Äquivalents. Ein Produktionsprojekt aus dem Jahr 2023, das mit 18 US-Dollar pro Einheit bei einer Stückzahl von 500 Stück veranschlagt war, verursachte nach zwei Harzprozessen und Ausbeuteverlusten effektive Kosten von 62 US-Dollar pro Einheit. Planen Sie daher den tatsächlichen Kostenmultiplikator ein, nicht den im Angebot angegebenen.
Richtlinien für das Design von 6-lagigen Leiterplatten
Bewährte Verfahren für die Signalweiterleitung
Hochgeschwindigkeits-Differenzialpaare sollten auf inneren Signalebenen geführt werden, wo sie zwischen zwei Ebenen liegen. Die Führung innerer Streifenleitungen bietet eine bessere EMV-Abschirmung und eine besser vorhersagbare Impedanz als äußere Mikrostreifenleitungen. Vermeiden Sie die Führung kritischer Signale auf äußeren Ebenen, es sei denn, das Design bietet keine Möglichkeit der Führung auf inneren Ebenen – äußere Signale strahlen stärker ab und sind anfälliger für Beschädigungen bei der Montage.
Verwenden Sie orthogonale Leiterbahnrichtungen zwischen benachbarten Signalebenen. Wenn L1 überwiegend in X-Richtung verläuft, sollte L3 überwiegend in Y-Richtung verlaufen. Dies minimiert das Übersprechen zwischen den Durchkontaktierungen an den Übergängen der Ebenen und erleichtert die impedanzkontrollierte Leiterbahnführung mit konsistenten Leiterbahngeometrien.
Design der Stromversorgungs- und Grundebene
Der Vorteil einer 6-lagigen Leiterplatte hinsichtlich der Stromversorgungsintegrität ergibt sich aus der engen Kopplung zwischen der Stromversorgungs- und der Masseebene. Dies wird maximiert, indem das Dielektrikum zwischen L4 und der benachbarten Masseebene so dünn wie fertigungstechnisch möglich gehalten wird – 4 bis 6 mil Prepreg in einer Standardkonfiguration. Entkopplungskondensatoren werden innerhalb von 200 mil von jedem IC-Stromversorgungsanschluss platziert, wobei die Durchkontaktierungen zur Stromversorgungsebene und zur Masseebene symmetrisch auf beiden Seiten des Kondensatorkörpers angeordnet werden. Signalleitungen sollten nicht durch Aufteilungen in der Stromversorgungsebene geführt werden – der Rückstrom muss die Aufteilung passieren und bildet eine Schleife, die abstrahlt.
Impedanzsteuerung in 6-lagigen Leiterplatten
Die kontrollierte Impedanz einer 6-lagigen Leiterplatte hängt von der dielektrischen Dicke zwischen der Signalschicht und der nächstgelegenen Referenzebene, der Leiterbahnbreite und der Dielektrizitätskonstante des Materials ab. Innere Streifenleitungslagen erreichen eine engere Impedanztoleranz als äußere Mikrostreifenleitungen, da sie vor Oberflächeneffekten abgeschirmt sind und die Laminierungsabweichungen im Zentrum der Leiterplatte gleichmäßiger sind.
Wichtiger Hinweis: Eine Abweichung der Prepreg-Dicke von 0.5 mil – deutlich innerhalb der üblichen Fertigungstoleranzen – verschiebt eine nominell 50-Ohm-Streifenleitung auf 58 Ohm. Bei 8 Gbit/s ist dies vernachlässigbar. Überprüfen Sie daher immer die Impedanzmessdaten des ersten Prototyps, nicht nur die Spezifikationen des Lagenaufbaus.
Kontrollierte Impedanz ist nicht immer die richtige Spezifikation. Ein Medizingerät aus dem Jahr 2024 nutzte USB 3.2 Gen1 mit 5 Gbit/s auf Leiterbahnen unter 40 mm Länge mit nur zwei Lagenübergängen. Die Spezifikation kontrollierter Impedanz hätte die Fertigungskosten um 38 % erhöht, die Lieferzeit um 3 Wochen verlängert und eine dickere Leiterplatte erfordert, die die Gehäusevorgaben verletzt hätte. Die Leiterplatte wurde mit einem Standard-Lagenaufbau, 7/7 mil Leiterbahnabstand, Serien-Dämpfungswiderständen und Längenanpassung auf 5 mm gefertigt. Sie bestand die EMV- und Funktionsprüfung im ersten Anlauf. Die Angabe der kontrollierten Impedanz ist für Datenraten über 10 Gbit/s, Leiterbahnen über 150 mm Länge und BGA-Leiterbahnen mit mehreren Übergängen unerlässlich – jedoch nicht für jedes Differenzialpaar.
In 6-lagigen Leiterplatten verwendete Durchkontaktierungstypen
• Durchkontaktierte Bohrung: Standardmäßig werden alle sechs Lagen durch eine Via-Verbindung verbunden. Kostengünstig und universell verfügbar. Ein Stichleitungsanschluss unterhalb der zuletzt verwendeten Lage erzeugt Resonanzen oberhalb von 3 GHz – falls dies relevant ist, sollte eine Rückbohrung verwendet werden.
• Blind Vias: Nur die äußere mit der inneren Lage verbinden. Über einen Stichleiter eliminieren. Erforderlich für BGA-Escape-Patches mit feiner Rasterteilung auf dicht bestückten Leiterplatten. Erhöht die Fertigungskosten um 25–40 %.
• Vergrabene Vias: Verbinden Sie nur die inneren Lagen, die von der Leiterplattenoberfläche aus nicht sichtbar sind. Wird bei extrem dichten HDI-Designs verwendet. Verursacht erhebliche Mehrkosten; erfordert sequentielle Laminierung.
• Via-in-Pad: Die Durchkontaktierung erfolgt direkt durch das SMD-Pad. Dies ermöglicht engste BGA-Rastermaße. Die Durchkontaktierung muss gefüllt und verschlossen werden, um ein Auslaufen des Lots während des Reflow-Lötens zu verhindern. Standard für BGA-Bauteile mit 0.5 mm Rastermaß.
Überlegungen zum EMI- und EMV-Design
Der primäre EMI-Mechanismus in einer digitalen 6-Lagen-Leiterplatte ist die Schleife zwischen einer Signalleiterbahn und ihrem Rückstrompfad auf der benachbarten Ebene. Minimieren Sie diese Schleife, indem Sie Signalleiterbahnen niemals über eine Ebenenteilung oder eine Lücke in der Referenzebene führen. Verwenden Sie Via-Stitching – Masse-Vias, die in regelmäßigen Abständen entlang des Leiterplattenrandes und zwischen Signalbereichen platziert werden –, um niederohmige Rückstrompfade an den Lagenübergängen zu schaffen. Platzieren Sie die Stitching-Vias innerhalb von 200 mil (ca. 5,08 mm) von jedem Signal-Via auf einem Hochgeschwindigkeitsnetz.
Wärmemanagement im 6-Lagen-Leiterplattendesign
Thermische Durchkontaktierungen werden in einem Rastermuster unter freiliegenden Pad-Bauteilen angeordnet, um die Oberseite der Pads direkt mit den inneren Masseflächen zu verbinden. Ein Raster aus Durchkontaktierungen mit 0.3 mm Durchmesser und 0.6 mm Abstand sorgt für eine effektive Wärmeverteilung in die innere Kupfermasse. Bei Hochleistungsbereichen dienen die inneren PWR- und Masseflächen als Wärmeverteiler, die die Wärmelast verteilen, bevor sie den Leiterplattenrand oder einen externen Kühlkörper erreicht.
6-lagiger PCB-Herstellungsprozess
Schritt für Schritt: So wird eine 6-lagige Leiterplatte hergestellt
• Schritt 1 – Vorbereitung des inneren Kerns: Die beiden inneren Kernsubstrate werden mit Kupferfolie beschichtet, fotolithografisch mit dem Schaltungsmuster belichtet und so geätzt, dass nur die entworfenen Kupferleiterbahnen und -flächen übrig bleiben.
• Schritt 2 – Oxidbehandlung: Die inneren Kupferoberflächen werden chemisch behandelt, um die Haftung zwischen Kupfer und Prepreg während der Laminierung zu verbessern.
• Schritt 3 — Laminierung: Alle Schichten – Kerne, Prepreg-Folien und äußere Kupferfolien – werden präzise aufeinander ausgerichtet und unter Hitze und Druck gepresst, bis das Prepreg-Harz fließt und aushärtet.
• Schritt 4 — Bohren: Mechanisches Bohren erzeugt Durchgangslöcher für PTH-Vias und Bauteilbohrungen. Laserbohren erzeugt Sack-Mikro-Vias für HDI-Designs. Die Positionsgenauigkeit der Vias in diesem Schritt bestimmt die Passgenauigkeit der einzelnen Lagen.
• Schritt 5 — Verkupferung: Die gebohrten Löcher werden mit stromlos abgeschiedenem Kupfer und anschließend mit elektrolytischem Kupfer beschichtet, um die Wandstärke der Durchkontaktierungen zu erhöhen.
• Schritt 6 – Ätzen der äußeren Schicht: Die äußere Kupferfolie wird strukturiert und geätzt, um die Leiterbahnen, Pads und Flächen L1 und L6 zu erzeugen.
• Schritt 7 – Auftragen der Lötstoppmaske: Eine flüssige, fotoempfindliche Lötstoppmaske wird aufgetragen, belichtet und entwickelt, um Leiterbahnen abzudecken, während die Lötpads frei bleiben.
• Schritt 8 – Oberflächenbeschaffenheit: Die abschließende Oberflächenveredelung wird auf die freiliegenden Kupferpads aufgebracht.
• Schritt 9 – Prüfung und Inspektion: Elektrische Durchgangs- und Isolationsprüfung, AOI, Querschnittsanalyse, Impedanzprüfung an Testcoupons.
Das Problem der Registrierungstoleranzen – Warum es wichtiger ist als das Datenblatt
Mittelgroße Halbleiterfertigungsanlagen erreichen typischerweise eine Lagen-zu-Lagen-Registriergenauigkeit von ±0.075–0.1 mm bei 6-Lagen-Aufbauten, im Vergleich zu ±0.05 mm bei 4-Lagen. Bei einer Durchkontaktierungsgröße von 0.15 mm kann diese Registrierungstoleranz dazu führen, dass der Ring der Durchkontaktierung an die Grenze der minimalen IPC-Klasse-2-Konformität gerät. Leiterplatten, die die elektrischen Flying-Probe-Tests bestehen, können dennoch strukturell schwache Durchkontaktierungen aufweisen, die unter thermischer Belastung im Feld versagen. Dies ist das versteckte Ausbeuteproblem, das erst in der Serienproduktion sichtbar wird.
Oberflächenveredelungsoptionen
| Oberflächenfinish | Beste Anwendung | Wichtige Überlegung |
| ENIG | Feinraster-BGA, Drahtbonden | Schwarzes Pad-Risiko bei unkontrollierter Ni/Au-Schichtdicke |
| HASL Bleifrei | Kostensensibel, dominant bei Durchgangsbohrungen | Unebene Oberfläche bei SMD-Bauteilen mit einem Rastermaß von <0.5 mm |
| OSP | SMD-Löten in hohen Stückzahlen, Einzelreflow | Haltbarkeit <12 Monate; schlecht für die Nachbearbeitung geeignet |
| Immersionssilber | Hochfrequenz-HF-Anwendungen, >10 GHz | Anlaufempfindlich; erfordert sorgfältige Lagerung |
| Immersionsdose | Anwendungen für Press-Fit-Steckverbinder | Zinnwhiskergefahr bei nicht ordnungsgemäßer Spezifikation |
Qualitätsprüfung und Inspektion
Die automatisierte optische Inspektion (AIO) scannt alle sechs Lagen nach dem Ätzen und der Montage auf Unterbrechungen, Kurzschlüsse und fehlende Strukturen. Elektrische Flying-Probe- oder Bed-of-Nails-Tests überprüfen die Durchgängigkeit und Isolation jeder Leiterbahn. Bei Designs mit kontrollierter Impedanz werden Testcoupons am Panelrand im Querschnitt analysiert und mit einem TDR vermessen, um die Impedanz im Ist-Zustand mit den Spezifikationen abzugleichen. An Stichprobenplatinen jeder Charge wird eine Querschnittsanalyse durchgeführt, um die Dicke des Dielektrikums, die Gleichmäßigkeit der Kupferbeschichtung und die Genauigkeit der Durchkontaktierungen zu messen.
Kostenfaktoren für 6-lagige Leiterplatten
Wovon hängt der Preis einer 6-Lagen-Leiterplatte ab?
Der angegebene Stückpreis hängt von den Leiterplattenabmessungen, dem Kupfergewicht, der Materialauswahl, der Komplexität der Durchkontaktierungen, der Oberflächenbeschaffenheit und der Bestellmenge ab. Alle diese Variablen sind in der Angebotsanfrage ersichtlich. Die nicht sichtbaren Variablen – die den Großteil der Gesamtprojektkosten ausmachen – sind die Ausbeute, die Wahrscheinlichkeit von Nachbearbeitungen und die Entwicklungskosten für die Prozessverifizierung.
| Kostentreiber | Auswirkungen auf den Angebotspreis | Versteckte / Landekostenauswirkungen |
| Brettgröße | Direktpreis pro Paneelfläche | Niedrig – vorhersehbar |
| Material | 2- bis 5-fache Steigerung für Spezialgebiete | Mäßig – die Lieferzeiten für Spezialanfertigungen können sich verlängern |
| Via Typ | +25–40 % für Blinddurchkontaktierungen | Mäßig – ausgeglichen durch Einsparungen bei der Dichte |
| Oberflächengüte | +0.50–2.00 $/Einheit für ENIG | Niedrig – vorhersehbar |
| Bestellmenge | Standard-Mengenrabatt | Niedrig – vorhersehbar |
| Schichtregistrierungstoleranz | In der Angebotsanfrage nicht sichtbar | HOCH — führt zu Ertragsverlusten bei hohem Volumen |
| Variation der Dielektrikumdicke | In der Angebotsanfrage nicht sichtbar | HIGH — treibt SI-Neuausrichtungen an |
| Impedanz-Coupon NRE | Manchmal zitiert, oft nicht | HOCH — stillschweigend hinzugefügt in der 2.–3. Ordnung |
| Querschnittsprüfung | Manchmal zitiert, oft nicht | HOCH – erforderlich nach jedem Ertragsereignis |
Der tatsächliche Kostenmultiplikator – Was der Einkauf wissen muss
Das reale Kostenverhältnis aus der Produktionsverfolgung zeigt: Eine 6-Lagen-Leiterplatte, deren Preis mit dem 1.8- bis 2.2-Fachen der Kosten einer vergleichbaren 4-Lagen-Leiterplatte angegeben wird, kostet unter Berücksichtigung von Ausbeuteverlusten, Kosten für Nachbearbeitung und Prozessverifizierung das 2.8- bis 3.5-Fache. Die Erstausbeute bei mittelständischen asiatischen Halbleiterwerken liegt bei Standard-6-Lagen-Aufbauten zwischen 70 und 85 Prozent, im Vergleich zu 95 Prozent oder mehr bei 4-Lagen-Aufbauten. Allein die höhere Ausschussrate erhöht die effektiven Stückkosten bei größeren Stückzahlen um 10 bis 25 Prozent.
Wie man die Kosten für 6-lagige Leiterplatten senkt, ohne Kompromisse bei der Qualität einzugehen
• Standardisieren Sie Ihren Stackup: Verwenden Sie den standardmäßigen 6-Lagen-Aufbau des Herstellers, sofern Ihre Signalanforderungen dies zulassen. Kundenspezifische Aufbauten erhöhen die Einrichtungskosten und verlängern die Lieferzeit.
• Passen Sie die Größe an den optimalen Punkt des Geräts an: Durch die Auslegung von Durchkontaktierungen mit Durchmessern von 0.2 mm oder mehr wird das Bohren mit engen Toleranzen vermieden, das zu Ertragsverlusten und Kosten führt.
• Reservekontrollierte Impedanzangabe: Wenden Sie es nur auf die Lagen und Netze an, die es tatsächlich erfordern. Die Anforderung einer kontrollierten Impedanz auf jeder Lage erhöht die Fertigungskosten und die Lieferzeit, ohne bei Netzen mit niedriger Geschwindigkeit einen Nutzen zu bringen.
• Führen Sie eine Validierungscharge vor der Serienproduktion durch: Vor der Serienbestellung werden 50 bis 100 Platinen in voller Panelgröße gefertigt. Die Kosten eines Validierungslaufs sind stets geringer als die Kosten einer Ausschussquote von 20 bis 30 Prozent bei der ersten Serienbestellung.
Anwendungsbereiche von 6-lagigen Leiterplatten
Der höhere Kostenaufwand für 6 Lagen ist gerechtfertigt, wenn die elektrischen Anforderungen mit weniger Lagen tatsächlich nicht erfüllt werden können. Die Anwendungsfälle, in denen dies zutrifft, weisen ein gemeinsames Profil auf: mehrere serielle Hochgeschwindigkeitsschnittstellen, Mixed-Signal-Bereiche, die eine physische Trennung erfordern, oder Bauteildichten, die ein 4-Lagen-Routing ohne Kompromisse bei den Durchkontaktierungen und damit einhergehende Beeinträchtigungen der Signalintegrität unmöglich machen.
• Hochleistungsrechner und Serverhardware: PCIe Gen3/4, DDR4/5, 25G Ethernet-Schnittstellen, bei denen Impedanzkontrolle und Plankontinuität an jedem Via-Übergang obligatorisch und nicht optional sind.
• Kommunikationsausrüstung: Multiport-Router, Switches und Basisstationsmodule, bei denen Hochgeschwindigkeits-Seriellverbindungen mit analogem Energiemanagement und HF-Frontends auf einer einzigen Platine koexistieren.
• Medizinische Diagnosegeräte: Analoge Frontend-Schaltungen, die eine Isolation von digitalen Verarbeitungsbereichen erfordern, mit dedizierten Ebenenpaaren für jeden Signalbereich, um eine Kopplung von Schaltgeräuschen zu verhindern.
• Fahrerassistenzsysteme und Infotainmentsysteme für Fahrzeuge: Hochgeschwindigkeits-Videoschnittstellen, CAN/LIN und HF koexistieren auf einer einzigen Platine mit strengen EMV-Anforderungen und einem breiten Temperaturbereich.
• Industrielle Steuerungssysteme: Schaltungen mit gemischten Spannungen, isolierten analogen Messkanälen, Hochstrom-PWM-Ausgängen und Kommunikationsschnittstellen auf einer einzigen Platine.
• Luft- und Raumfahrt und Verteidigung: Anwendungsbereiche, in denen der Kostenaufschlag im Vergleich zu Anforderungen an Signalintegrität, thermische Zuverlässigkeit und lange Lebensdauer eine untergeordnete Rolle spielt.
Eine 6-lagige Leiterplatte ist nicht einfach eine 4-lagige Leiterplatte mit mehr Leiterbahnfläche. Sie verfügt über eine grundlegend andere elektrische Architektur mit spezifischen Anforderungen an den Lagenaufbau, das Rückstrommanagement, die Impedanzkontrolle und die Qualität des Fertigungsprozesses. Die Entscheidungen, die vor dem Verlegen der ersten Leiterbahn getroffen werden – Lagenaufbau, dielektrisches Material, Via-Strategie, Lieferantenauswahl – entscheiden darüber, ob das Design auf Anhieb gelingt oder zu einer teuren Lektion wird.
Die tatsächlichen Kosten einer 6-Lagen-Leiterplatte entsprechen nicht dem Stückpreis im Angebot. Sie setzen sich zusammen aus dem Angebotspreis, den erwarteten Nachbearbeitungskosten, der mengenmäßig um den Ertrag bereinigten Ausschussrate und den Entwicklungskosten für die Prozessverifizierung, die erst bei der zweiten Bestellung anfallen. Planen Sie für die Leiterplatte das 2.8- bis 3.5-Fache der entsprechenden Menge für eine 4-Lagen-Leiterplatte ein und überprüfen Sie die Prozessfähigkeit des Anbieters anhand realer Daten, bevor Sie eine Mengenbestellung aufgeben.
Ist eine 6-lagige Leiterplatte das Richtige für Ihr Projekt?
| Signalanforderung | Stapelbeschränkung | Software Empfehlungen |
| <50 MHz, mittlere Dichte | Keine Hochgeschwindigkeits-Referenzebene erforderlich | Bleiben Sie bei 4 Ebenen, optimieren Sie zuerst das Layout. |
| 500 MHz–5 Gbit/s, BGA, Mixed-Signal | Pro Domäne werden unabhängige Ebenenpaare benötigt. | 6 Schichten – symmetrische 3-Kern-Architektur verwenden |
| >5 Gbit/s SerDes, Backplane | Strenge Impedanzkontrolle, verlustarmes Material | Mindestens 6 Lagen – Spezialdielektrikum in Betracht ziehen. |
| Koexistenz von Funkfrequenzen und digitalen Systemen | Isolierte GND-Domänen erforderlich | 6 Lagen – dediziertes Analog-/HF-Ebenenpaar |
Kurzübersicht: Wichtige Nummern
| Metrisch | Wert |
| Multiplikator des angegebenen Preises vs. 4-schichtig | 1.8x–2.2x |
| Realer Landkostenmultiplikator | 2.8x–3.5x |
| Erstausbeute – 6-lagige, mittelstufige Fabrik | 70-85% |
| Erstausbeute – 4-lagige, mittelstufige Fabrik | 95% + |
| Lagenregistrierungstoleranz – Standard 6-lagig | ±0.075–0.1 mm |
| Variation der Dielektrikumdicke — typisch | ±0.8 mm |
| Typische minimale Leiterbahn-/Abstandsfläche – Standard-6-Schicht-Prozess | 3–4 Mio. / 3–4 Mio. |
| PCIe Gen2-Neuauflage (reales Projekt, 2022) | 13,000 $ + 18-Tage-Beleg |
| Medizinprodukt: Kontrollierte Impedanz vs. Standardkosten | 11.40 $ gegenüber 8.25 $ pro Brett + 3 Wochen Verzögerung |
| Schwellenwert für Hochgeschwindigkeitspaare zur Berücksichtigung von 6 Schichten | >8–10 differentielle Paare >500 MHz Flankensteilheit |
Häufig gestellte Fragen zu 6-lagigen Leiterplatten
Was ist die Standarddicke einer 6-lagigen Leiterplatte?
Die gängigste Enddicke beträgt 1.6 mm und wird von den meisten Halbleiterherstellern als Standard für 6-Lagen-Aufbauten verwendet. Für Anwendungen mit begrenztem Platzangebot sind 1.0 mm und 1.2 mm erhältlich, erfordern jedoch eine individuelle Anpassung des Lagenaufbaus. 2.0 mm werden für Backplanes und Hochleistungsanwendungen eingesetzt. Prüfen Sie die Gehäusevorgaben, bevor Sie die Dicke festlegen – Anforderungen an die Impedanzkontrolle können eine dickere Leiterplatte als die Standardausführung erforderlich machen.
Welche Stackup-Konfiguration eignet sich am besten für Hochgeschwindigkeitssignale?
Der symmetrische 3-Kern-Aufbau mit der Konfiguration SIG/GND/SIG/PWR/SIG/GND bietet jeder Signalebene eine direkte Flächenreferenz. Führen Sie die wichtigsten Hochgeschwindigkeits-Differenzialpaare auf L3, um eine optimale EMV-Abschirmung und eine möglichst vorhersagbare Impedanz zu gewährleisten. Vermeiden Sie jeglichen Aufbau, bei dem zwei Signalebenen ohne dazwischenliegende Fläche direkt nebeneinander liegen.
Was kostet eine 6-lagige Leiterplatte?
Der angegebene Stückpreis liegt üblicherweise beim 1.8- bis 2.2-Fachen des Preises einer vergleichbaren 4-Lagen-Leiterplatte. Die tatsächlichen Gesamtkosten – inklusive Prototypen-Nachbearbeitung, Ausschuss aufgrund von Produktionsausfällen und Entwicklungskosten für die Prozessverifizierung – belaufen sich auf das 2.8- bis 3.5-Fache des Preises einer vergleichbaren 4-Lagen-Leiterplatte. Ein Projekt, das mit 18 US-Dollar pro Stück veranschlagt war, verursachte nach Produktionsausfällen und dem Einsatz von zwei Harzen effektive Gesamtkosten von 62 US-Dollar pro Stück. Planen Sie daher den Kostenfaktor ein, nicht den Angebotspreis.
Wann wird eine Impedanzkontrolle auf einer 6-Lagen-Leiterplatte notwendig?
Eine kontrollierte Impedanz ist erforderlich für Signale oberhalb von ca. 1 Gbit/s mit Leiterbahnlängen über 100 bis 150 mm oder für Multi-Gigabit-Schnittstellen mit BGA-Escape-Routing und mehreren Layerübergängen. Bei kurzen Leiterbahnen und moderaten Geschwindigkeiten ist sie nicht immer notwendig – ein USB-3.2-Gen1-Design mit Leiterbahnen unter 40 mm kann beispielsweise durch TDR-Messungen an Prototypen validiert werden und ohne formale Impedanzangabe die Zulassung erhalten, was Fertigungskosten und Lieferzeiten reduziert.
Welche Frage ist die wichtigste, die man einem Leiterplattenhersteller stellen sollte, bevor man eine 6-lagige Leiterplatte bestellt?
Fragen Sie nach der tatsächlichen Toleranz der Schichtregistrierung und der dielektrischen Dicke bei einem Standardaufbau mit 6 Schichten, untermauert durch Querschnittsdaten eines kürzlich hergestellten, vergleichbaren Panels. Ein Anbieter, der mit IPC-Klassenangaben anstelle konkreter Werte antwortet, ist ein Anbieter, dessen Prozesskontrolle Sie ohne unabhängige Validierung nicht vertrauen sollten.
Kann ich mein 4-lagiges Design in ein 6-lagiges Design umwandeln?
Ja, aber die Umstellung sollte nicht rein mechanisch erfolgen. Das bloße Hinzufügen von zwei Lagen zu einem bestehenden 4-Lagen-Layout ohne Überprüfung der Stackup-Architektur, der Referenzebenenzuordnung und der Stromverteilung löst Ihre Signalintegritätsprobleme nicht und kann neue verursachen. Betrachten Sie den Wechsel auf 6 Lagen als eine grundlegende Überarbeitung der Architektur, nicht als eine einfache Größenänderung der Leiterplatte.
Welche Software eignet sich am besten für das Design von 6-lagigen Leiterplatten?
Altium Designer, Cadence Allegro und KiCad 7+ unterstützen alle 6-Lagen-Designs mit kontrollierten Impedanz-Designregeln und interaktivem Hochgeschwindigkeits-Routing. Bei 6-Lagen-Designs mit SI-Anforderungen müssen der Stackup-Editor und der Impedanzrechner im Layout-Tool mit den tatsächlichen Stackup-Daten der Halbleiterfertigung – nicht mit Standardwerten – konfiguriert werden, bevor impedanzkritische Leiterbahnen geroutet werden.